全数字短波接收机的设计过程会遇到哪些问题：

①采样率高，可能会导致输出功率高，绝大多数插口的数据流分析速度也很高。因此务必按照髙速大数字控制系统设计的标准，降低系统软件的干扰信号，以确保数据信号的一致性。FPGA是全部系统软件的数据传输管理中心，它的设计方案看起来至关重要。这里采用的是VERTEXII系列产品FPGA，其內部带有数控机床电阻器（DigitalControlledImpedance，DCI），能够用于对同轴电缆开展配对，并且伴随着外部自然环境（如溫度）的转变，能全自动开展调整。不用在集成ic外界再接配对电阻器，降低了线路板的总面积及走线的难度系数。

②因为FPGA的全局性时钟频率很高（100MHz），因而FPGA逻辑性的设计方案尤为重要。模块化设计、层次化是大中型设计室必不可少的。有效的作用界定、控制模块切分是关联到电源电路最后可否做到特性规定的重要。在源码（VHDL語言）设计过程中，尽可能选用流水线结构，降低子元器件（如VHDL中的一个PROCESS）中的逻辑性传送深层，以做到时钟频率的规定。

③主、从DSP中间的通讯是牵制系统软件特性、提升系统软件鲁棒性的关键要素。在大部分状况下，主、从DSP中间有很多的数据信息要传送。比如，从DSP开展FFT与运算，随后将频带汇报给主DSP。假如主、从DSP中间的通讯速度不足高，或者不稳定，必然危害全部系统软件的特性。因此选用DSP的HPI插口（Host-PortInterface）。

主DSP根据多线程RAM插口浏览从DSP的HPI插口，手机充电线立即相接。多线程RAM控线连到FPGA，由FPGA作必需的逻辑性变换后与HPI控线相接。在这里方法下，主DSP开展两次RAM实际操作就可以浏览1次HPI（各自浏览上位和底位），即进行一个字（32位系统）的读写能力，速度非常高，达到50MBps。

④系统软件将检索和剖析作用融合在一起，造成DSP的程序流程量挺大，不可以彻底放到片内（片内只能192KB室内空间）。因此一些代码段和绝大多数的数据信息段必须放到片外的SDRAM中，浏览片外的速率要比浏览片内慢得多。以便提升系统软件特性，采用了动态性生产调度的对策。